AMD'nin Chiplet Tasarımında Yeni Yaklaşımları ve Teknolojik Gelişmeler
Platformumuzdaki en çok okunan ve popüler makaleleri görmek için Trendler bölümüne geçebilirsiniz.
AMD, Zen 3 ve Zen 4 mimarileriyle chiplet tasarımında önemli yenilikler üzerinde çalışıyor. Özellikle Strix Halo paketlemesinde kullanılan yeni interconnect teknolojisi, mevcut nesil ürünlerde test edilerek gelecek nesil tasarımlar için temel oluşturuyor. Bu yeni yaklaşım, die alanında %4'lük bir tasarruf sağlarken, veri transferinde daha düşük güç tüketimi ve gecikme avantajları sunuyor.
Strix Halo ve Yeni İnterconnect Teknolojisi
Strix Halo'da kullanılan yeni "sea-of-wires" (kablolar denizi) tasarımı, SERDES GMI-narrow linklerinden RDL fan-out interconnect'e geçişle mümkün oldu. Bu teknoloji, TSMC'nin InFO-oS paketleme yöntemiyle entegre edilerek, veri transferinde daha düşük voltaj ve frekans gereksinimiyle güç tüketimini azaltıyor. Ayrıca, bu yöntem bant genişliğini önemli ölçüde artırırken gecikmeyi düşürüyor. Bu da özellikle masaüstü Ryzen işlemcilerde I/O die ve bellek tarafında güç tüketiminin azalmasına katkı sağlıyor.
Ayrıca Bakınız
Performans ve Ölçümler
High Yield tarafından yapılan Aida $/mem benchmark testlerinde, yeni interconnect teknolojisinin bant genişliğinde kat kat artış sağladığı gözlemlendi. Ancak, bazı kullanıcılar daha gelişmiş mikrobenchmark testlerinin (örneğin Clamchowder Microbenchmark suite) kullanılmasını öneriyorlar. Ayrıca, core-to-core (C2C) gecikme testlerinin de performans değerlendirmesinde önemli olduğu belirtiliyor.
3D V-Cache'in Konumlandırılması ve Tasarım Zorlukları
3D V-Cache teknolojisinin CCD'lerin altında konumlandırılması artık mümkün görünmüyor. Bu nedenle, cache'in I/O die üzerine taşınması veya L4 cache olarak entegre edilmesi öneriliyor. I/O die'nin daha soğuk bölgeleri ve yeni interconnect yapısı, bu yaklaşımın gecikme ve bant genişliği açısından avantajlar sunabileceğini gösteriyor. Ancak, bu durum sunucu tarafında özellikle EPYC işlemcilerde ölçeklendirme ve fiziksel alan kısıtlamaları nedeniyle zorluklar yaratabilir.
Sunucu İşlemcilerde Ölçeklendirme
EPYC işlemcilerde 12 veya daha fazla CCD bulunuyor ve her birine 3D cache sağlamak için I/O die üzerinde çok büyük bir cache alanına ihtiyaç duyulacak. Bu da I/O die'nin boyutunun artmasına ve tasarım karmaşıklığının yükselmesine neden olabilir. Bazı sızıntılar, Zen 6 EPYC tasarımında I/O die'nin daha uzun ve dikdörtgen biçimde olabileceğini, CCD'lerin ise bu die etrafında konumlandırılabileceğini öne sürüyor. Bu tasarım, bant genişliği ve gecikme optimizasyonu için yeni bir mimari yaklaşım olarak değerlendiriliyor.
Chiplet Tasarımında Diğer Gelişmeler ve Gelecek Beklentileri
AMD, Zen 2'den beri PCB izleri üzerinden die-to-die bağlantılarını kullanıyordu. Yeni interconnect teknolojisi ile bu sınırlar aşılacak ve özellikle EPYC ve Threadripper serilerinde performans artışı bekleniyor. Ayrıca, RDNA 3.5 mimarisi üzerinde RDNA 4 değişikliklerinin test edilmesi gibi GPU tarafında da benzer gelişmeler yaşanıyor.
Enerji Verimliliği ve Güç Tüketimi
Yeni chiplet tasarımının en önemli avantajlarından biri, veri transferinde daha düşük güç tüketimi sağlamasıdır. Özellikle masaüstü Ryzen işlemcilerde yüksek boşta güç tüketiminin azaltılması hedefleniyor. Ancak, bazı kullanıcılar mevcut ürünlerde bu konuda henüz belirgin bir iyileşme gözlemleyemediklerini belirtiyorlar.
Sonuç
AMD'nin chiplet tasarımında yaptığı yenilikler, performans ve enerji verimliliği açısından önemli gelişmeler vaat ediyor. Strix Halo paketlemesinde kullanılan yeni interconnect teknolojisi, die alanı tasarrufu, bant genişliği artışı ve güç tüketimi azaltımı gibi avantajlar sunuyor. 3D V-Cache'in konumlandırılması ve sunucu tarafındaki ölçeklendirme zorlukları ise bu teknolojinin gelecekteki evrimi için kritik konular arasında yer alıyor. Bu gelişmeler, AMD'nin işlemci tasarımında yeni standartlar belirlemesine olanak tanıyacak gibi görünüyor.
"AMD, yeni chiplet tasarımında performans ve enerji verimliliği arasında denge kurmak için yenilikçi çözümler geliştiriyor."
